인텔 차세대 프로세서 아키텍처, 윌로우 코브·타이거 레이크 SoC

- 작성자 : 세비지 -

인텔은 8월 13일(현지시간) 아키텍처 데이 2020(Architecture Day 2020)을 열고 새로운 시대의 변화에 맞춰 기술 혁신의 6가지 분야에서의 진전을 소개했습니다.

인텔은 6가지 분야의 진전 중 차세대 프로세서 윌로우 코브(Willow Cove)와 타이거 레이크(Tiger Lake)에 대한 내용도 공개했습니다.

윌로우 코브는 인텔의 차세대 CPU 마이크로아키텍처로 10nm 슈퍼핀 기술 및 써니 코브(Sunny Cove) 아키텍처에 기반하는 프로세서이며 클럭 및 전력 효율을 개선 등을 바탕으로 CPU 성능을 향상합니다. 기존 캐쉬 메모리는 512Kb에서 대용량 비-인클루시브(non-inclusive) 1.25MB MLC로 재설계된 캐싱(Caching) 아키텍처와 인텔 제어 흐름 적용 기술 (Intel Control Flow Execution Technology)을 통한 보안 강화도 이루어집니다.

이러한 특징들을 바탕으로 윌로우 코브는 이전 세대 대비 드라마틱한 주파수 향상이 가능해집니다. 써니 코드 아키텍처는 이전 대비 우수한 IPC(클럭 당 명령어 처리 성능)을 제공했으나 윌로우 코브는 이를 다시 개선합니다.

윌로우 코브는 전압 및 주파수 스케일링 기능을 개선해 같은 전압에서 동작하는 클럭이 향상되고 동일한 클럭에서는 동작 전압이 낮아지는 등 더 높은 클럭에서의 작동이 가능해집니다. 윌로우 코브는 써니 코브와 동일 작업에서 더 높은 클럭이 가능해 보다 빠른 작업 처리가 가능해지며 이는 성능으로 직결됩니다.

이와 함께 새로 등장하는 타이거 레이크는 10nm 슈퍼핀 기술을 바탕으로 클럭과 아키텍처를 개선하며 새로운 Xe-LP 그래픽을 통합한 SoC입니다. 슈퍼핀 기술을 통해 현재의 데스크탑 프로세서와 같이 최대 5.0GHz 클럭 달성이 가능할 것으로 알려졌습니다.

타이거 레이크는 CPU의 범용 성능과 AI, 내장 그래픽 성능, 향상된 메모리 클럭, SoC의 입출력, 보안 향상 등을 목표로 개발되었으며 CPU 및 인공지능(AI) 연산 등에 대한 최적화를 통해 향상된 CPU 성능과 AI 성능을 제공할 것으로 알려졌습니다.

타이거 레이크에 통합되는 Xe 그래픽 마이크로 아키텍처는 Xe의 저전력 버전인 Xe-LP로 내장 및 모바일 프로세서에 최적화된 아키텍처입니다. 인텔은 Xe 그래픽에 Xe-LP 외에도 게이밍 시장을 위한 Xe-HPG와 고성능 컴퓨팅(HPC)를 위한 Xe-HP 등도 출시 예정입니다.

Xe-LP에는 기존 세대 내장 그래픽(iGPU)이 24개(24EUs, HD Graphics 630)와 48개(48EUs, Iris Plus Graphics 640), 64개(64EUs, Iris Plus Graphics G7, Ice Lake Gen11)를 탑재한데 반해 전력 효율 개선된 최대 96개의 실행 유닛(EU: Execution Unit)을 탑재해 내장 그래픽 성능도 향상됩니다.

또한 L3 캐쉬는 3.8MB로 증가했으며 GPU의 마지막 레벨 캐쉬(LLC) 용량은 12MB에서 24MB로 50% 확장해 이전과 동일한 낮은 히트 대기 시간을 유지하면서 더 많은 작업을 처리할 수 있게 해줍니다. 메모리 컨트롤러도 향상됩니다. 듀얼 채널 메모리 컨트롤러 효율 향상으로 대역폭 2배, 최대 86GB/s 메모리 대역폭을 구현할 수 있습니다. 메모리는 아이스 레이크(Ice Lake)가 DDR4-3200과 LPDDR4x-3733MHz를 지원하는데 반해 LP4x-4267MHz와 DDR4-3200MHz, LP5-5400을 지원하며 인텔 토탈 메모리 암호화(Intel Total Memory Encryption, TME)로 하드웨어 공격을 방어할 수 있습니다.

또한 CPU 명령 세트에 AVX512의 확장으로 알려진 VNNI (Vector Neural Network Instructions)를 추가해 CPU의 딥 러닝 성능을 개선합니다. 아이스 레이크에서 도입한 GNA(Intel Gaussian and Neural Acceleartor)는 GNA 2.0으로 개선되며 기존 GNA 대비 20% 낮은 CPU 점유율, 낮은 전력 효율 등을 제공합니다.

디스플레이 메모리 사이에는 양방향 액세스가 가능해 최대 64GB/s 대역폭, SoC 인터커넥트를 거치지 않아도 메모리에서 디스플레이 출력이 가능해 디스플레이 출력의 유연성이 향상됩니다. IPU6 이미지 프로세서를 내장해 최대 6개의 센서, 4K90 영상과 스틸 이미지 최대 4200만 화소(42MP)를 지원한다. 초기에는 4K30 영상과 2700만 화소(27MP)를 지원했습니다.

입출력 부분에서는 썬더볼트 4(Thunderbolt 4)와 USB 4.를 지원해 최대 40Gbps 대역폭을 각 포트에서 제공합니다. 타입-C(Type-C)를 통해 디스플레이 출력이 가능하며 CPU를 통해 PCIe 4.0을 지원해 낮은 레이턴시, 높은 대역폭을 이용할 수 있다. PCIe 4.0 SSD는 CPU에 직접 연결, PCH 대비 100ns 이하의 지연시간을 제공하고 8GB/s의 대역폭을 이용 가능합니다.

전력의 효율적인 관리도 지원한다. CPU의 더 깊은 단계의 C State 전력 관리, 낮은 로드 상황에서 FIVR 효율 향상, PCIe와 Type-C 등의 각종 로직과 온도 센서 등 게이트 단계 차단, 하드웨어 기반의 저장과 복원 로직을 제공하는 등 전력 최적화를 목표로 하며 각종 기능과 메모리 시스템은 자동화된 DVFS로 주파수 스케일과 전압을 대역포 범위 내에서 최적화합니다.

한편 인텔의 차세대 모바일 프로세서 코드네임 타이거 레이크는 10nm 슈퍼핀 기술을 기반으로 현재 생산 중이며 연말 홀리데이 시즌에 등장 예정입니다.

내용 참고 : https://blueframe.co.kr/bbs/board.php?bo_table=article04&wr_id=115

3배 이상의 성능 향상과 전력 효율 개선, 인텔 10nm 슈퍼핀(SuperFin)

- 작성자 : 세비지 -

인텔 프로세서는 최근까지 14nm 공정 최적화를 통해 제품을 출시하고 있으나 더 늘어나는 코어와 높아지는 동작 클럭으로 인해 전력 효율과 성능 상승의 한계에 다다르고 있습니다.

비록 인텔은 2018년 캐논레이크(Cannon Lake)와 컴퓨텍스 2019를 통해 소개한 10세대 코어 프로세서 아이스레이크(Ice Lake) 모바일 프로세서에 10nm 공정 전환을 시도했으나 데스크탑 및 서버 프로세서는 전환이 늦어지면서 코어 수와 성능 경쟁에서 힘겨운 모습입니다.

또한 모바일과 네트웍, 디지털, 클라우드(Cloud)와 인공지능(AI) 등에서 엑사스케일(Exascale) 급의 성능과 데이터 증가로 인한 처리와 분석, 보안 등에서도 실시간 처리 등 더 높은 성능의 요구가 이어지고 있습니다. 하지만 실상은 인텔의 공동 설립자인 고든 무어(Gordon Moore)가 발표한  반도체 집적회로의 성능이 18개월마다 2배로 증가한다는 무어의 법칙(Moore's Law)은 공정 전환과 같은 기술적 한계로 더 이상 큰 영향력을 발휘할 수 없게 되고 있습니다.

이에 인텔은 8월 13일(현지시간) 아키텍처 데이 2020(Architecture Day 2020)을 열고 새로운 시대의 변화에 맞춰 기술 혁신의 6가지 분야에서의 진전을 소개했습니다.

6가지 분야의 진전 중 인텔 프로세서 개발에서 발목을 잡고 있는 공전 전환의 열쇠가 될 10nm 슈퍼핀(SuperFin)을 발표했다. 슈퍼핀은 인텔 차세대 타이거 레이크(Tiger Lake)에 적용됩니다.

10nm 슈퍼핀은 3세대 핀펫(FinFET)을 적용한 10nm 공정을 다시 개선한 새로운 핀펫 기술입니다. 핀펫은 22nm 공정에 3D 트랜지스터를 이용해 트라이게이트(Tri Gate)라 불리는 기술을 도입한 3세대 코어 프로세서 아이비 브릿지(Ivy Bridge)에서 등장한 바 있습니다.

이 기술은 게이트 길이를 늘려 더 많은 전류가 흐르고 게이트 프로세서 구조를 개선해 더 높은 채널 이동 실현, 소스(Soruce)/ 드레인(Drain)의 결정 구조를 확장해 채널에 흐르는 전류 증가, 메탈 스택에 슈퍼 MIM(Super MIM) 캐패시터 도입과 새로운 High-K 유전체를 사용해 정전용량(물체가 전하를 축적하는 능력)을 5배로 향상하는 것을 골자로 합니다. 이를 통해 슈퍼핀은 트랜지스터의 성능을 향상하고 소비전력을 낮출 수 있게 해줘 프로세서 성능과 전력 효율을 한층 향상할 수 있게 됩니다.

10nm 슈퍼핀은 인텔이 공개한 내용에 따르면 노드 축소 수준의 큰 향상을 보여줍니다. 이는 기존 공정이 14nm++ 등을 적용하면서 5% 내외로 성능 향상이 더디었다면 슈퍼핀에서는 3배 이상인 최대 17.5% 가량의 성능 향상과 함께 더 높은 클럭을 달성할 수 있습니다.

인텔의 차세대 모바일 프로세서 코드네임 타이거 레이크는 10nm 슈퍼핀 기술을 기반으로 현재 생산 중이며 연말 홀리데이 시즌에 등장 예정입니다.

공정 로드맵에 따르면 2021년에는 슈퍼핀의 확장도 예상되며 2021년 도입될 10nm 슈퍼핀 확장은 데이터 센터의 수요와 칩과 트렌지스터 성능 간의 상호 연결성을 고려해 데이터 센터 제품군에 초점을 맞출 예정입니다.

이와 함께 인텔은 새로운 패키지 기술인 하이브리드 본딩(Hybrid bonding)에 대해서도 소개했습니다. 새로운 패키지 기술을 통해 차세대 프로세서와 칩에 적용해 서로 다른 CPU와 GPU 조합 등 다양한 구성을 성능과 효율, 조합의 다양성을 높일 것으로 예상됩니다.

하이브리드 본딩(Hybrid bonding)은 대부분의 패키징 기술에 사용되는 전통적인 자기증기압축법 본딩의 대안입니다. 하이브리드 본딩은 칩과 칩 사이의 결합이나 10미크론(micron) 또는 그 이하의 범프 피치를 가능하게 해줍니다. 이를 통해 더 높은 상호연결 밀도와 대역폭, 낮은 전력을 제공한다. 인텔은 2분기 SRAM의 테스트 칩을 테입 아웃(Tape Out)을 진행했습니다.

하이브리드 본딩(Hybrid bonding) 이전 인텔이 소개한 패키징 기술은 2.5D 기반의 EMIB (Embedded Multi-die Interconnect Bridge)와 3D 포베로스(Forveros), 2.5D와 3D를 조합한 Co-EMIB 등이 알려졌습니다.

EMIB는 인텔이 발표한 카비레이크-G(KabyLake-G)가 대표적으로 카비레이크-G는 인텔 8세대 코어 프로세서와 AMD 라데온 그래픽스(Radeon Graphics)를 통합했습니다. 포베로스는 인텔 10세대 코어 프로세서 레이크필드(Lakefield)에 적용된 바 있습니다.

Co-EMIB는 2.5D와 3D를 조합한 기술이며 Co-EMIB는 다중 탑 다이 타일들과 액티브 또는 패시브 베이스 다이로 구성된 칩을 HBM 메모리나 각종 기능의 다이들 등을 연결해 새로운 조합의 프로세서나 칩을 만드는 것이 가능해집니다. ODI(Omni-Directional Interconnect)는 최대 성능을 위한 융통성 있는 디자인으로 전력과 직결되거나 고대역 연결 등이 가능합니다.

한편 인텔은 설계와 제조가 가능해져 향후 제품에서 상용화 준비를 끝마친 것으로 알려졌습니다. 이를 통해 CPU 웨이퍼 상단에 SRAM 칩을 탑재한 제품이나 대용량 L4 캐쉬 또는 DRAM을 내장한 CPU도 제작 가능해집니다.

내용 참고 : https://blueframe.co.kr/bbs/board.php?bo_table=article04&wr_id=114